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C=>RTL合成で時間がかかる理由につきましてはおっしゃる通りだと思います。C=>RTL合成で時間がかかるときにその原因をツールが教えてくれると良いのですが、そうはなっていないので、今のところ、タイムアウトしてしまう場合には並列度を調整するくらいしかできることはなさそうです。
返信が遅くなり申し訳ありません。フィードバックありがとうございます。
論理合成は、CoSIMが通ったHLSプロジェクトで、論理合成を有効にしてIPをエクスポートすることで行っています。チェッカーではこちらのコードです。
https://github.com/acri-room/vhls-challenge-checker/blob/master/src/lib/syn_checker.sh論理合成の実行時間を短くするには回路規模を小さくするしかないかと思います。問題によって論理合成を行うかどうか設定していますが、なかなか判断が難しいです。論理合成は基本的にオフにして、採点にかかる時間を短くして、たくさんコードを提出してもらえるようにした方が良いかと感じています。
ご提案ありがとうございます。確かに、合成制約を変えればもっと速くできるのに、というもどかしさはあるかと思います。
一方でHLSによる設計では見積もり上の動作周波数をコントロールするのはなかなか難しく、さらに投稿者が適切な合成制約も見つけなくてはいけなくなるとチャレンジの難易度が上がってしまう心配があります。チャレンジはハードウェアのアーキテクチャを考えてHLSで実現することを中心になるべくシンプルにしておきたいです。
これまでのチャレンジは100MHzで作ってしまいましたが、これらが最初から500MHzであれば問題なかったでしょうか。ご指摘はもっともですので今後作るチャレンジは500MHzにしようかと思いました。
よくある質問のページに記載のメールアドレス宛にパスワードの再発行を依頼してください。
https://gw.acri.c.titech.ac.jp/wp/manual/faq#toc13vsから始まる名前のサーバーではsudo rebootは実行できますが、asやagで始まる名前のサーバー（Alveoを搭載したサーバー）ではrebootすることはできません。
Alveoのリセットが必要な場合はこちらに記載の手順を実施してみてください。
https://gw.acri.c.titech.ac.jp/wp/manual/alveo-server#toc2
それでも解決できない問題がありましたらお知らせいただけると助かります。どのサーバー上でiverilogを実行しようとされていますでしょうか。
iverilogコマンドは予約して利用できるサーバー（vsXXX, asXXX, agXXX）、もしくは予約なしで利用できるサーバー（vs000, vs100, vs200, vs300, vs400, vs500, vs600）にインストールされています。
fserv4（ゲートウェイサーバー）にはインストールされていません。返信が遅くなり申し訳ありません。
昨年10月以降はVitis AIに関して変更は行っていません。こちらでご紹介しているVitis AIの実行方法は今でも問題なく動作しています。
https://gw.acri.c.titech.ac.jp/wp/manual/alveo-server#toc4バージョンアップの予定は今のところありませんが、ご要望があれば可能な範囲で対応したいと思います。
as004(U50)については、Vitis AIがターゲットとするプラットフォームの開発用パッケージが一般に公開されていないためバージョンアップは難しいと考えています。ACRiルームではVitisを利用した開発フローのみサポートし、FPGAのドライバとしてはXRTがインストール済みです。
https://github.com/Xilinx/XRT申し訳ありませんがXRTとは別にドライバをインストールすることはできません。
どのような調査をされたいのでしょうか？XRTを使ってできることもあるかと思います。
