チャレンジのクロックサイクルに関して

[u_gmicro300]

クロックサイクルの設定に関して提案です。
VITIS_HLSは、サイクル制約を満たす場合、合成結果のサイクルタイムを最小化しないようです。
もしそうであれば、サイクルタイムを、投稿者が自由に設定できるようにしませんか？

私のデザインでは、サイクル制約を10nsec にすると、合成結果の見積もりは、9.9nsecになります。
コードはそのままで、サイクル制約を1.8nsecにすると、見積もりは、2.7secになります。
従って、サイクル制約を短くすると、画期的に点数が上がります。

一般に、制約を満たしていれば、それ以上努力するのは無駄であり、HLSのスケジューラも、細かい分析はしないようです。

[ando]

ご提案ありがとうございます。確かに、合成制約を変えればもっと速くできるのに、というもどかしさはあるかと思います。

一方でHLSによる設計では見積もり上の動作周波数をコントロールするのはなかなか難しく、さらに投稿者が適切な合成制約も見つけなくてはいけなくなるとチャレンジの難易度が上がってしまう心配があります。チャレンジはハードウェアのアーキテクチャを考えてHLSで実現することを中心になるべくシンプルにしておきたいです。

これまでのチャレンジは100MHzで作ってしまいましたが、これらが最初から500MHzであれば問題なかったでしょうか。ご指摘はもっともですので今後作るチャレンジは500MHzにしようかと思いました。

[u_gmicro300]

100MHzが遅めなのは明らかだと思います。500MHz一択もありだと思います。
もし１つだけの周波数を選ぶのであれば、300MHzがもうひとつのポイントだと感じています。その理由は、内蔵レジスタを使わないときのDSP48の最大動作周波数がそのあたりのためです。FLOAT32を使った演算を行う時には、内蔵レジスタを使えないケースもあり、その場合、500MHzは満たせません。
問題毎に出題者の方に指定していただくのが良いと思いますが、それも大変そうなので、100, 300, 500 から回答者が選ぶのはいかがでしょうか？

[投稿者]

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