[Synth 8-993] logic is an unknown type

[u_ontariokozou]

2回めの”artyをつかってみよう”をやってみているのですが、

(* mark_debug *) logic [31:0] counter;
に赤い波線がついて

[Synth 8-993] logic is an unknown type [test.sv”:28]
[Common 17-69] Command failed: Vivado Synthesis failed

のエラーが出ます。一度目はうまく行って　2度めのプロジェクトにプログラムをコピーペーストしてもうまくいきません。プログラムの閉じ方があるのでしょうか？アドバイスお願いします。

module test(
input clk,
output led
);

(* mark_debug *) logic [31:0] counter;

always @(posedge clk) begin

counter <= counter +1;
end
assign led = counter [24];

endmodule

[ando]

ソースコードがVerilogとして読み込まれているのだと思います。
ソースコードのプロパティを開いて、TypeをSystemVerilogに変更してみてください。

[u_ontariokozou]

ご回答ありがとうございます。やってみます。

[投稿者]

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